PDN设计之电源完整性 (史密斯).pdf - 第358页
342 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 时 间越短 。 这 意 味 着 一个响 应时 间 与另 外 一个响 应时 间的重 叠 越 少 。 电阻 性 PDN 在极 端 情 况下 没有 谐 振 ， 也 没有振 铃的重 叠 。 我 们 对 阻 性 阻 抗 的 PDN 加上 相 同 的病 态方波 电 流波序 列 ， 图 9-32 所 示 为 PDN 上 由 此 产 生的电 压噪 声 。 因 为…
第
9
章瞬时电流和
PDN
电压噪声
341
10MHz
波形
。
这是我们第一次看到电压波形下降到
950mV
以下
。
当
1MHz
波形混合
10MHz
波形后达到最大
，
然后
100MHz
时的电流方波开始出现负载
。
电压降到
930mV,
低于标称电压
Vdd
的
7%,
这超过了用于目标阻抗计算的
5%
的容差
。
这个例子证明了
：
在整个频率范围内
，
PDN
满足目标阻抗
，
电压容差是能够被超过
的
。
关键是谐振时存储的能量
，
让它们连续地振铃以激励新的谐振峰
。
电抗元件本质上对
前面的事件有记忆
，
在事件过去长时间后
，
仍有能力传递能量返回人系统
。
高
q
因子的场合
，
情况更加差
。
在整个例子中
，
q
因子仅为
4,
两个峰的激励很难超过
电压的容差
，
在完美定时中它耗费
3
个谐振峰
，
容差从
5%
恶化到
7%
。
如果
q
因子是
10
或者更大
，
产生的电压振荡远超过容差限制
。
如果峰值阻抗也超过目
标阻抗
，
则恶劣波甚至会更加高
。
实际上
，
给定码以完整地仿真单个谐振峰是困难的
，
仿真两个谐振峰是非常困难的
。
当第一个谐振有完美的相位时
，
对第二个谐振峰的仿真更是如此
。
对前两个谐振有完美相
位的第三个谐振峰的码激励概率是极低的
。
提示
分析聚焦于减小
PDN
下垂
。
使用有减小
PDN
电压尖刺的波形
，
我们能进行类
似的研究
。
结论是相同的
：
尽可能地保持阻抗曲线平坦
，
通过减小
DC
IR
压降
或者使用调整器反馈位置来使电压靠近中心
。
正如龙卷风似乎被停车场吸引一样
，
微码环似乎吸引
PDN
中的并联谐振峰
。
可是,
不像恶劣波事件发生的那样
，
它具有足够的产品和不同的应用
。
如果有多个高
q
因子的并
联谐振峰
，
即使从来不超过目标阻抗
，
也可能发生恶劣波事件
。
提示
非常不希望
，
但仍可能发生恶劣波
，
这就是在好的实践中要减小所有
PDN
谐振
中
q
因子的另外一个理由
。
从经济角度指出
：
存在
Bandini
山
，
但是你应该设计
其余的
PDN
以消除阻抗峰
，
特别是那些高
g
因子的
。
9.
16
存在恶劣波时的鲁棒性设计策略
恶劣波有
3
个根源性的
PDN
特征
：
1.
一个
PDN
具有多个可比较的阻抗峰值
，
它们等于或者稍微高于目标阻抗
。
2.
一个
PDN
具有多个高
q
因子的峰
。
3.
一个仔细安排的瞬时电流序列能依次激励每个峰
。
可是
，
不像恶劣波那样
，
好的
PDN
能控制它
。
关于电流波形
，
我们不能做什么
。
总
是有一些消费者在一些应用中
，
能产生正确的方波频率和最大的电流幅度
，
并且以准确的
序列和准确的定时驱动恶劣波
。
在前面的讨论中可以看到
：
如果我们控制
PDN,
对目标阻抗仅有一个占据统治地位的
并联谐振峰值阻抗
，
则没有存在恶劣波的可能性
，
最大瞬时电压总在容差限制内
。
如果目标阻抗存在多个可相互比较的阻抗峰
，
它们的
q
因子越低
，
每个峰的振铃持续
342
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
时间越短
。
这意味着一个响应时间与另外一个响应时间的重叠越少
。
电阻性
PDN
在极端
情况下没有谐振
，
也没有振铃的重叠
。
我们对阻性阻抗的
PDN
加上相同的病态方波电流波序列
，
图
9-32
所示为
PDN
上由此
产生的电压噪声
。
因为电流永远不会超过
1A,
所以电压噪声永远不会超过
±5%
的容差
。
电压波形总是停留在
950mV
〜
IV
之间
。
时间
（
邯
）
ADS
1.5
0.5
0.0
1.0
(V)
烬
-tf
解
M
-0
5
3.8
4.0
4.2
4.4
4.6
4.8
5.0
5.2
5.4
5.6
5.8
时间
（
即
）
图
9-32
使用与前面相同的恶劣波仿真方波电流序列
，
得到的电阻性
PDN
的电压噪声
。
顶
部
：
芯片焊盘上的电压噪声
，
显示的电压摆动总是小于
5%
的容差指标
。
底部
：
仿
真的电流波形
这里指出
：
使设计具有充分鲁棒性
PDN
的好方法是
，
使阻抗尽可能地平坦
，
而且低
于目标阻抗
，
避免谐振峰
。
使直流电阻尽可能低
，
PDN
噪声集中在标称电压的周围
。
实现
这个的方法是使调整器的反馈点靠近负载
。
最大瞬时电流似乎是关于负载的信息
。
大多数的
CMOS
负载能拉出来最大电流
，
但
不会更多
。
为了节约
，
DC
电阻一般很小
，
所以在瞬态结束后
，
PDN
电压会再回到标称
电源电压的中心附近
。
通过减小
DC
IR
压降
，
或者调整全负载电压回到标称电压附近,
第
9
章
瞬时电流和
PDN
电压噪声
343
我们能实现这种较好的电路
；
或者为了节约电源
，
当负载加上或去掉后
，
给出双边带电
压响应
。
相比之下
，
存在的
PDN
设计哲学包括
：
自适应电压定位⑹或者允许的负载线
，
实际
上强制
PDN
电压随负载摆动
。
从
DC
到最高频率
，
PDN
阻抗是平坦的
。
由于在最高负载
下
，
PDN
电压实际上是向下调整的
，
所以当负载放开时
，
电感不推动片上电压远离标称
电压
。
这些系统趋于减小高边的超调量
，
但是对于相同的电路性能
，
它有更多的功率损
耗
。
为了减小最大的
PDN
摆动
，
当满负载时
，
它们本身的位置是靠近一
5%
电压附
近的
。
目标阻抗的概念在两种情况下是有用的
，
一种是
VRM
调整
DCIR
压降
，
另一种情况
是使用自适应电压定位技术
。
考虑目标阻抗作为与实际
PDN
阻抗比较的参考线
。
正如在本章证明的那样
，
具有单一阻抗峰以满足目标阻抗
PDN
的保守因子
，
对纯正
弦电流负载是
2,
对谐振频率时的方波电流负载是
L
6
。
对于
PDN
阻抗曲线的平坦部分
—
—
这里我们使用
FDTIM
方法选择印制板电容器
—
—
任何形状的宽频带瞬时电流波形产生的电压下垂与用于目标阻抗计算的容差是相同的
。
在特殊的恶劣波情况下
，
涉及多个高
Q
因子阻抗峰
，
非常不可能的病态序列电流事件
，
存在着超过电压容差的可能性
，
甚至在整个频带内
PDN
阻抗满足目标阻抗的要求时
。
主观上我们应该为每一个电子产品设计价格和风险容差
。
一般
，
在所有频率范围内若
阻抗峰满足目标阻抗的
PDN,
则认为是充分鲁棒性的
。
特性阻抗满足目标阻抗的
PDN,
则被认为是有裕度的鲁棒性
。
具有
Bandini
山的
PDN
的特性阻抗超过目标阻抗
，
这种产品
容易受到消费者码的伤害
，
这可能在仿真阻抗峰值时发生
。
9.17
来自开关电容器负载的时钟边缘电流脉冲
正如前面所描述的那样
，
CMOS
电路仅在时钟打开时才拉出动态电流
。
所有由
CMOS
器件消耗的动态电流
，
都消耗在时钟边缘的初始充电脉冲中
。
使用开关电容器元件的电路
模型可准确地研究它的行为
。
不用恒流源或电阻负载
，
电荷消耗在每次电容器开关时
。
我们应用名为开关电容器负
载
（
SCL
）
口
。
1
的新类型负载以证明脉冲
、
阶跃和谐振电流波形的响应
，
正如本章前面讨论的
那样
，
它是基于恒定电流源负载的
，
但这里使用
SCL
。
然后
，
我们使用
SCL
来实现寻址门
控
、
时钟吞咽和电源门控
。
用于
PDN
分析的最为普通的负载类型恒流源
，
可能被分段线性
（
PWL
）
时间序列所控
制
。
实现这个很容易和直接
，
但是电流源会拉出规定量的电流
，
不管这个瞬时的
PDN
电
源电压有多少
。
CMOS
的行为不是这样的
，
被
CMOS
从电源中拉出的动态电流是正比于电
压的
，
其行为像电阻元件
。
正如前面的例子所指出的
，
电路端口的
PDN
电压是非常依赖
时间的函数
。
当电压下垂时
，
从
PDN
拉出的电流较小
。
随着
PDN
的电压增加
，
更多的电
流从
PDN
中拉出来
。
这实际上给谐振
PDN
元件提供了阻尼
（
损耗
）
。
可是
，
对于恒流源来
说
，
电流已被预先确定
，
不会随负载而改变
，
并且不提供阻尼
。
几年前进行了一些尝试
，
在仿真中使用调整器作为负载从
PDN
中拉出电流
。
要求是