PDN设计之电源完整性 (史密斯).pdf - 第89页
第 3 章 低 阻 抗测 量 73 低 频阻 抗 与 片 上 的电 容有 关 ， 无 论 它是 从 模 具 的碰 撞 还 是 通过 封 装 来测 量的 。 SRF 与 该频率 上 的片 上 电 容 和 有效 电 感有 关 。 当 用 一 对封 装 焊 球进行 测 量 时 ， SRF 的 有效 电 感是 0. 28 nH o 当 用 两 对焊 球进行 测 量 时 ， 有效 电 感是 0. 12nH 。 0.16nH 的 差异来 自 焊 球…
72
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
从测量阻抗和模拟模型中提取的电容在低频时有很好的一致性
。
然而
，
从测量中提取
的电感显示出频率的下降
。
这与随着频率下降的电感相一致
，
可能与芯片电感的分流或在
芯片网格中较短的电流路径有关
。
测量阻抗的实部显示了低频下的频率依赖性
。
这与绝缘体上的绝缘材料的介质损耗是
一
致的
。
在相同的图上绘制优化电路模型中模拟的
R
、
L
和
C
元件
，
并附加了夹具模型来表示
剩余未校正部分对探针的贡献
。
该装置被模拟为一个带有
Ips
电长度的传输线
。
这就说明
了夹具在将阻抗虚部转换为实部的过程中所产生的影响
。
在这个测量中
，
探针可以在大约
1GHz
的高频限制下为提取的电阻提供一个伪像
。
这
个例子表明
，
从
10MHz
开始的电阻增加不是由夹具伪像产生的
，
而且电感和电容对夹具
都不很敏感
。
提示
通过对夹具引入一个短的传输线模型
，
我们可以估计出提取的
R
、
L
和
C
值的
影响
，
以确定该夹具是否能够解释所观察到的特征
。
这个简单的模型包括一个短的传输线作为夹具
，
它表明
1GHz
以上的电阻特性可能是
由于微探针在负方向上移动相位而引起的
。
如果探测器的动作比校准时间短了
2ps,
那么
电阻在
1GHz
时就会下降
，
正如它在测量阻抗中表现的那样
。
这可能是由于在校准和
DUT
测量环境之间探针尖摩擦的差异造成的
。
在第二个封装测量中
，
探针接触不同的焊球
。
这消除了焊球的串联电感和进入封装电
源和接地层的初始通孔以及一些封装扩散电感和电阻
。
这是更灵敏的测量被片上电源分配
网的低电感
、
高电阻和分布式电容所分流的封装腔的方法
。
图
3-47
显示了与
RLC
电路的
模拟阻抗相比
，
在每个频率点上计算出的阻抗值
。
1E6
1E7
1E8
1E9
3E9
(
。
)
(
揖国
)
W
更
7
4
3-
图
频率
（
Hz
）
从两个不同的焊球对封装阻抗和由一个简单
RLC
电路得到的模拟阻抗进行测量
第
3
章低阻抗测量
73
低频阻抗与片上的电容有关
，
无论它是从模具的碰撞还是通过封装来测量的
。
SRF
与
该频率上的片上电容和有效电感有关
。
当用一对封装焊球进行测量时
，
SRF
的有效电感是
0.
28
nH
o
当用两对焊球进行测量时
，
有效电感是
0.
12nH
。
0.16nH
的差异来自焊球和封装平面的初始通孔
，
以及封装平面中一些扩散电感
。
我
们通过观察从实部和虚部中提取的
L
和
R
来进一步了解电感和电阻
，
如图
3-48
所示
。
(
HU
)
-J
S
M
繇 班
Q
)
愚
糊
M
箱
(
C
)
年 国 栋
芯片
1E6
1E7
1E8
1E9
3E9
探测不同的焊球
频率
(Hz)
频率
(Hz
)
7?=O.O17Q
£=0.1
2nH
C=79nF
Z
o
=50Q,
TD=2ps
（
夹具的£约为
lOOpH
）
图
3-48
从测量的阻抗中提取出
R
、
L
和
C,
与从仿真电路模型中提取的值进行比较
从两对封装焊球中测量出的电感没有随频率发生太大的变化
，
这与从单个焊球对中探
测的一样
。
虽然电阻更低
，
但频率增加了
。
这与较低的电感相一致
，
但片上较高的电阻电源网则分流了封装腔
。
与在同一焊球对
进行测量的探测值相比
，
探针点之间的距离增加了探测位置的电感和电阻之间的衰减
。
每个探针通过焊球和通孔提供的电感值为
160pH,
在封装功率层中它充当附加的夹具
电感
。
在图
3-47
和图
3-48
的仿真数据中
，
与夹具
TD
增加到
2Ps
相比
，
PDN
的总电感增
加到
100pH
o
这个
2Ps
延时来自于实际夹具路径加上校准和待测件测量之间的探头尖端形
状引起的不可再生残余
。
这种夹具延迟微小值的影响使得阻抗的虚部增加了相位
，
并将其转换为实部
，
在高频
限制下这会出现频率相关的电阻
。
这与
1GHz
以上的阻抗实部相匹配
。
这进一步说明了在
1GHz
以上任何阻抗的实部被夹具的伪像所掩盖
，
不能将其解释为实际的电阻
。
大约
600MHz
的故障可能是测量伪像
。
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PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
分布式电容
、
低电感
、
高阻栅的芯片是多层复合结构
，
分流了封装的高电感和低阻
值
，
而将精确的电流分布作为频率的函数
，
这使该结构变得复杂
。
在低于
100MHz
的频率范围内
，
通常在片上电容和封装引线电感之间存在并联谐振,
谐振回路的
ESR
可能被封装的低电阻所控制
。
在
500MHz
以上时
，
电流从片上电容中产
生
，
在片上电路中所看到的
ESR
被更高的分布式电阻所控制
。
这是很重要的
，
因为对于
100MHz
的谐振来说
，
没有多少阻尼存在
，
就像从碰撞中产
生的阻力测量那样
。
芯片电路必须经过大量的串联和分流电阻才能达到支持开关动作的片
上电容
。
这些测量结果表明
，
在
1GHz
的情况下
，
准确表示的阻抗只能来自
3D
模型
，
这些模
型考虑到芯片和封装之间的连接分布
。
这包括芯片的低电感和高阻抗
、
封装的高电感和低
电阻
，
它们形成了一个分流的并联电路
。
在图
3-42
中
，
我们演示了插入-损失机制
，
也称为互阻抗和空间衰减
。
这种机制通过
使阻抗看起来比实际的小
，
来降低了双端口测量
。
类似的情况是
，
当选择一个封装球来测
量一个碰撞阵列的顶部时
，
这个阵列最终会进入到片上电容中
。
当我们将端口
1
和端口
2
进一步分开时
，
端口
1
注入的
VNA
功率在空间上会减弱
，
在端口
2
上接收到的信号量也
更小
。
当涉及封装球的时候
，
我们有感应滤波
、
衰减以及电阻滤波
。
在印制电路板的装配上
，
当两个端口在不同的位置被分得很远时
，
就会出现类似的情
况
。
这一次衰减来自在两个端口之间安装的离散电容
，
而不是碰撞或者封装球下的片上电
容
。
端口
1
的信号随着它在
PCB
空间上的进展而衰减
，
最终在端口
2
上被测量到
。
根据这
种测量方法
，
有一种低阻抗或低电感的尝试
，
一些产品已经这样做了
。
但它实际上是一个
与双端口测量有关的插入损耗
。
在这个人为低阻抗下
，
PDN
不能提供电源或电压
，
它是测
量的产物
。
本节中
，
我们着重介绍了双端口测量的两个主要问题
。
我们在片上电容部分讨论过它
们
，
它们确实是一般的问题
，
但在使用双端口测量时必须考虑的
。
提示
双端口测量是一种插入损耗测量
。
未校准扩展的探测器提供了一个相变
，
这可
以很容易地将
DUT
从一个真实的阻抗转换为一个虚拟的阻抗
，
反之亦然
。
同
时
，
探针的空间衰减可以使阻抗测量人为地降低
，
而
DUT
似乎减少了电感或
阻抗
。
我们必
须详细解释双端口的测量
，
以防止这两个问题的发生
。
3.
15
总结
1
.
对于
阻抗
，
一个普遍认同的定义是
，
设备之间通过的电压与电流的比值
。
这是一个
普遍定义
，
而且
总是正
确的
。
然而
，
这并不
是唯一定义
。
2
.
第二个同样正
确的阻
抗定义应用于频域
，
与从一个端口到
DUT
输入的正弦波反射
系数
有关
。
这
个一般的定义适用于高频的离散和分布结构上
。
3
.
基于反射系数的定义
，
用单端口
VNA
测
量高频率下的阻抗
。
然而
，
这项技
术的准