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306 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 另 外 一 种 极 端 情 况 ， 器件 总是 运行相 同 的 代 码 ， 拉 出 的电 流总是 为 相 同 的 恒定 电 流 , 这种 情 况 的瞬 时 电 流 为 零 ， 除 了 起 始 的 时 候 。 若 没有 任何具体 的 关于器件 工 作 的知识 ， 我 们仍 旧 能通过 一些估 算 来 限 定 这 个 问题 。 在 典 型 的 FPG …
第
9
章瞬时电流和
PDN
电压噪声
305
7
7
V
tolerance
,PDN
<
-r
--------
；
—
I
transient
Vdd
X
容差
[
transient
(9-4)
例如
，
对于
IV
的
PDN,
如果它可提供最差
1A
且具有宽频带分量的瞬时电流
，
有
5%
的电压容差(即
50mV),
则目标阻抗为
：
Vdd
X
容差
_
1VX5%
/transient
1A
=
50m
。
(9-5)
提示
目标阻抗是起始点对
PDN
在平坦区域定义的限制
，
它基于最差情况下的瞬时
电流
。
为了计算
PDN
平坦区域的目标阻抗
，
我们需要估算最差瞬时电流负载
。
从芯片拉出来的核心
PDN
电流的起始模型会从最小值和最大值之间进行瞬时改变
。
图
9-1
所示为具有瞬时改变的简单核心电流的例子
。
图
9-1
瞬时电流的简单例子
，
显示为跟随峰值或者最大电流流出的静态电流
。
这两个的差
就是瞬时电流
瞬时电流就是芯片在任何可能的工作情况下拉出的最大电流变化
。
这通常发生在芯片
从空闲状态转到重逻辑转移负载的工作情况下
。
这种情况的瞬时电流就是这两种限制的差:
/transient
'
==
'
】
max
/min
(9
-
6)
对于典型的具有时钟频率的情况
，
最小电流是由于静态工作加上泄漏电流和可能由时
钟以及扰动电路产生的
。
峰值电流或最大电流是从
PDN
中拉出来的最大电流
。
9.3
使用平坦阻抗曲线
，
估计计算目标阻抗的瞬时电流
确定目标阻抗的真正的挑战是在给出瞬时电流的具体数值
。
这个信息很少是由半导体
供应商提供的
，
因为它常常依赖于工作的微码和特定的应用
。
常使用的一个术语是轨道最大拉出电流
。
这是决定
VRM
指标的基础
。
如果已知最大
电流
，
那么任务就变为决定多大的最大电流实际上可改变瞬时电流
。
一种极端情况
，
器件的空闲电流非常低
，
它会突然开启拉出最大电流
。
在这种情况
下
，
最大电流就是瞬时电流
。
306
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
另外一种极端情况
，
器件总是运行相同的代码
，
拉出的电流总是为相同的恒定电流,
这种情况的瞬时电流为零
，
除了起始的时候
。
若没有任何具体的关于器件工作的知识
，
我们仍旧能通过一些估算来限定这个问题
。
在典型的
FPGA
和大的门计数芯片中
，
在最小电流
、
稳态电流和最大额定电流之间的差是
50%
。
它在很大程度上依赖芯片功率节省技术的一致性
。
20
年前
，
一些处理器芯片在空闲
时消耗
90%
的功率
。
芯片消耗功率不占很大比例还是不远的日子前
。
在移动工业中
，
很多
芯片在几个微秒或更少的时间内
，
瞬时电流可从最大电流的
1%
上升到
100%
。
在没有其他
任何信息的情况下
，
最大电流的
50%
是瞬时电流
，
这是好的估算
。
/transient
0.
5
*
1max
（
9
一
7
）
当为
PDN
的平坦部分确立设计指标时
，
作为起始点
，
我们使用这个值来估算目标
阻抗
。
提示虽然你应该常向半导体供应商索要器件在最差情况下的瞬时电流值
，
但你很少
会得到真实的回答
，
必须经常依靠估算
。
这意味着
：
瞬时电流和由此而来的目标阻抗的计算存在固有的不确定性
。
提示
你总是通过假设有低的目标阻抗和为
PDN
付出更多
，
来为减小风险
“
买保险
”
。
你的知识才是较好的保险
。
9.4
通过电路芯片的实际
PDN
电流曲线
最简单地
，
可用一些有调制的恒流源来模拟流过芯片
PDN
轨的电流行为
。
这是关于
芯片行为的好的一阶模型
，
它允许我们很快仿真一些重要特性和为鲁棒性
PDN
设计指导
方针
。
可是
，
这不是
PDN
拉出的电流的实际行为
。
在本节
，
我们介绍关于片上
PDN
电流拉出更复杂的模型
，
它可用于产生一组标准的
开关波形
，
以测试
PDN
特性
。
提示
使用开关电流模型
，
我们找到了更加接近实际的情况
，
以用于测试鲁棒性
PDN
的极限
。
一般情况下
，
模拟流过芯片核的电流是复杂的
。
它依赖于每个门被拉出的精确电流,
每个门都与定时微码运作有关
，
微码决定了核心区域中有多少门动作
。
共享同一电源和地
的电路具有金属化的共同阻抗
，
它分配电源到片上门的核
。
抽取具有核的晶体管级模型和互连接线的寄生参数
，
其中这些线分配电流到门的核,
仿真具体电流是可能的
，
这个电流通过每个
Vdd
和
Xs
连接到核的门
。
甚至可能对具体的微
码运作器件仿真
PDN
电流
。
这是复杂的过程
，
需要详细的门模型和互连接线的模型
，
以
及软件
。
做到这些后
，
我们可得到一个具体模型系统和码的解
，
但不能保证其他微码的性
第
9
章瞬时电流和
PDN
电压噪声
307
能
，
或者说它只能稍微用在下一个设计中
。
提示作为一个实际的方法
，
在典型和最差条件下
，
近似芯片核区的电流流动和估算
电流符号
、
幅度是可能的
。
特定电流随着器件而改变
，
但是一般方法是相同的
。
起始点是电流流过构成核的每个门上的地方
。
在典型的
CMOS
系统中
，
一个简单的反
相器门的基本电流是推挽电流
，
如图
9-2
所
示
，
推挽电流是在
Vdd
和
Vss
之间
，
由
p
沟道
和
n
沟道串联组合的
。
输出门驱动一些其他
输入门
，
它们构成逻辑单元和部件的组合
电路
。
从任何一个门看到的输出负载是输出网
的金属化层和连接到输出栅极的输入门电容
的电容组合
。
从电气上看
，
负载就像单一的
集总参数电容器
。
其他功能的门有类似的特
征
，
其驱动的是电容负载
。
图
9-2
简化的驱动容性负载的片上门的电路模型
。
驱动线和
仁之间的电容是由下一个门和互
连接线的金属化层的电容确定的
提示每个片上内部门驱动的是集总参数电容性负载
，
大小依赖于它们连接的设备
。
电容负载等效电路依赖于相互连接线的金属化层和片上的
Vdd
和
V
SS
o
为了引入这个课
题
，
假设相互连接的金属仅是靠近
Vss
，
其他信号被驱动到
Vss
。
在这种情况下
，
可仅以
Vss
作为电容的参考
，
然后用单一的电容器来模拟它
。
当
P
沟道导通时
，
输出节点经历上升转移
，
从
Vdd
来的电荷流过
P
沟道进入这个电容
器
，
输出电容器的电压上升
。
当
P
沟道关闭时
，
n
沟道导通
，
输出节点经历下降转移
，
电
荷流过
n
沟道
，
电容器中的电流为负方向
，
这是放电
。
图
9-3
所示为这些电路的流动模型
。
IpDN
图
9-3
输出电容的充电和放电的电流流动模型
，
这发生在输出节点电压的上升和下降边缘