PDN设计之电源完整性 (史密斯).pdf - 第331页
第 9 章 瞬 时 电 流 和 PDN 电 压噪 声 315 FET 跨 度 和 线电阻 所 允 许 最快 速 度 而 流 动 ， 这 就 产 生 了 PDN 噪 声 。 从前 面的 方 程 中可 知 , 降 低 PDN 噪 声 AV 最 为 明显 的 方法 ， 是增 加 ODC 或 者 减 小 负载电 容 器 存 储 的电荷 。 提 示 引 起 PDN 噪 声 的 根源是 电荷 消 耗 ， 当 门 开 启 时 ， 对 电 容 负载 充…
314
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
时间
+
-
图
9-11
电容器和电感器中电压和电流的关系
，
£/C
和
“
L
是强制函数
，
它引起电容器两端
电压改变和通过电感器的电流改变
存储在电容器中的电荷的改变会引起电压降还是电压降引起电容器中的电荷改变
？
流
过电感器的电流改变会引起电压降还是电感器两端的电压降引起电流改变
？
这是什么原因导致该情况的
。
正如我们常常问的那样
：
“
玻璃杯是半满的还是半空
的
？”
答案是
：
“
这取决于你做事情的角度
J
如果我们正在装玻璃杯
，
玻璃杯是半满的
。
如果
我们要清空玻璃杯
，
那么玻璃杯就是半空的
。
提示
如果电路中电容器的电荷被拉出
，
则两端的电压会改变
。
如果电路中电感两端
的电压发生改变
，
则通过它的电流就会改变
。
进入或离开电容器的电流能瞬时改变
；
即为方波形式
。
电容器两端的电压仅能够根据
流过它的电流的积分来逐渐改变
。
电容器的控制方程是
：
黑='和^
=
"
fXdE
(9-
11)
对于电感器而言
，
电压和电流的作用是相反的
。
电感两端的电压可瞬间改变
，
但通过
电感的电流只能根据其两端的电压逐渐变化
。
因此
，
控制方程如下
：
$
=
£
•和,
=
y-J
p
X
di
(9-
12)
这里
£/C
和是强制函数
，
分别引起电容器两端电压的改变和通过电感器的电流
改变
。
如图
9
-
11
所示
。
很长时间后
，
进入电容器的电流为零
，
同时电压为常数
，
然后下降为
零
。
电容器两端电压在没有电流时为常数
。
当进入电容器的电流恒定时
，
电压逐渐升高
。
如果
，
/C
是强制函数
，
电压改变
d
〃
dz
就是结果
。
很容易看到
，
构成的方程为
：
£
=
苧
=
C
祟和
=
C'
r
或者
Av
=
器
(9-
13)
在
CMOS
PDN
情况下
，
片上电容
(ODC)
不用说是在负载电路的周围
，
ODC
的电荷消
耗引起电压降
。
多个门的开关
，
从
ODC
中拉出了电荷
，
引起电压降
。
电荷在每个周期中
被消耗
，
脱离片上电容器
。
这是
PDN
噪声的根本原因
。
我们有两个电压不同的普通电容器
，
一个开关瞬时闭合
以设法使两个电容器具有相同的电压
。
一个电流脉冲(电荷)在
ODC
和负载电容之间
，
以
第
9
章
瞬时电流和
PDN
电压噪声
315
FET
跨度和线电阻所允许最快速度而流动
，
这就产生了
PDN
噪声
。
从前面的方程中可知,
降低
PDN
噪声
AV
最为明显的方法
，
是增加
ODC
或者减小负载电容器存储的电荷
。
提示
引起
PDN
噪声的根源是电荷消耗
，
当门开启时
，
对电容负载充电
，
芯片去耦电
容器消耗电荷
。
降低
PDN
噪声最有效的方法是增加
ODC
电容器
，
这样驱动其
余
PDN
噪声的电压降减小
。
这突出了
CMOS
PDN
中片上电容的重要性
。
ODC
保护了核心逻辑电路免受
Vdd
电源上外来电压噪声的影响
。
片上电路的端口电压
保持不变
，
除非一些噪声电流集中通过
ODC
。
为了在
Vdd
上上得到芯片相对于
Vss
的外部
噪声
，
必须通过封装引线高阻抗
，
然后看见
ODC
的低阻抗
。
分压器滤除了芯片电路端口
出现的系统噪声
。
这意味着
：
PDN
噪声一般是自攻击的结果
，
这里的电路消耗了
ODC
的
电荷
。
远离封装引线电感的外部电路
，
可能会耦合进入
，
从而回路电感产生噪声
，
但是,
最好的保护方法是使用大的片上电容
。
产生
PDN
电压噪声的第一步是门中使用电荷消耗
。
这会引起片上
PDN
电源的电压
降
。
在封装引线芯片边上
，
与封装引线印制板边相比较
，
这个电压差会引起通过电感器的
电流的改变
。
提示
从这个角度来看
，
ODC
上的电荷耗尽对芯片上电路充电的电压损耗是通过封装
引线来驱动击/位实现的
，
这与我们通常了解电感的方式相反
。
在片上
PDN
噪
声的情况下
，
强制函数横跨封装引线电感两端的电压降
，
而响应是通过封装引
线来实现的
di/dt
o
在图
9-11
中
，
流过电感的电流
，
在电压交叉过零期间是常数
。
当电感器两端存在电压
差时
，
电流上升
。
电感中改变电流的强制函数是
&/&
是结果
。
在这个积分方程中
，
我们最容易看到电流的改变引起电感器两端电压对时间的积分
。
对于一个简单的
PDN
电路
，
在外部电流流过这个电感器之前
，
片上电容两端的电压必须
降低
，
并会引起电感器两端的电压降
。
必定有一些
PDN
电压噪声
（
片上电容器的电压降
）
激励额外的电流从外部的电源进入
。
“
L
可确定从外部进入多快的电流
，
以补充由
CMOS
电路消耗的来自片上电容的电荷
。
ODC
两端的电压下垂越大
，
引起电感器两端越大的电压降
，
产生越大的出/山
（
电流流
入较快
）
。
同样
，
具有相同电容电压降的较小的电感值
L
会引起较大的山/山
，
带动电流较快地
补充进入片上电容器的电压
。
较大的电压降落
，
对
CMOS
电路不是好事
，
会引起
Fmax
的恶
化
。
减小
PDN
回路电感带动较快的电流会更好些
，
但是这意味着更昂贵的
PDN
。
前面的讨论提供了一些从
CMOS
电路里拉出电流的
PDN
机理的见解
。
CMOS
PDN
的
类型是简单的
，
在我们能得到更多封装电流以前
，
ODC
两端的电压必须下降
。
我们应为芯
片电路的电压降留下一些容差
。
留下的某个容差可用于目标阻抗计算
。
产生电压降
，
芯片
316
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
才能从外面获得额外的电流
。
从封装电感来的电流允许增加的速度
（
出
/小,
斜率
）
等于目/
L
o
较低的电感总是较好的
，
因为流入的电流有助于电压降得更快
。
为了说明这些原理
，
我们构建了图
9-12
所示的简单电路
。
标记为
“
电路
”
的方框是
开关电容器网络
，
它一旦触发
，
就会产生一个总电荷单个的时钟边缘
，
或者一个电流流动
的时钟边缘
。
这减小了
ODC
电容器两端的电压
，
引起电感器两端的电压降
，
它是被流过
电路的出/由所驱动的
。
图
9-12
说明芯片上产生
PDN
噪声的定时序列电路
，
ODC
和封装引线电感扮演的角色
我们仿真了
ODC
的端电压和由此流过电感的电流
，
它对应于单个时钟边缘电流响应
的脉冲电流
。
图
9-13
显示了电感减半后的影响
。
实线为
50.7pH
电感的电流和电压
，
虚线
为
25.3pH
电感的电压和电流
。
这种情况下的负载电流是时钟边缘脉冲
。
为增强效果
，
脉
冲时间宽度减小到
lOOps
。
脉冲电流比
PDN
电流高得多
，
超出了这个图的宽度
。
图
9-13
当电感值减半后
，
对单个时钟电流仿真
ODC
端电压和通过电感器的电流
。
图显示的
是随初始下降的
ODC
端电压和通过电感器的向上的正弦波电流
当时钟边缘电流流过时
，
片上电容的电压立即下降
31mV,
这是
△
V=AQ/C
的结果
。
负载电流为短时
，
由于与片上电容器串联的
2m0
电阻
，
发生额外的电压降
。
随着电感的减小
，
电流曲线的斜率变大
（
2Xdi/&
）
。
在
ODC
上初始电压的下落是相同
的
，
因为任何可形成谐振的电感器在短的脉冲期间内是不能传递电流的
。
可是
，
在事情开
始发生的几纳秒内
，
可以很清楚地看到电流很快地斜升
。
当电感减为一半时
，
电压反射减
小
。
谐振频率增加
25%
（
频率趋于电感的平方根
）
，
q
因子减小
（
振铃的周期减小
）
。
原因是什么
？
PDN
元件的影响是什么
？
这些问题是相互混淆的
，
因为观点依赖于驱动
功能的源
。