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348 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 电 流波形 的 形 状 是很 重要的 ， 因 为 它必 须通过 R2 来拉 出 。 如果 电 流 上升 太快 ， 则仿 真 会 显 示芯片电路 有大 的电 压下 垂 ， 原 因是 R2 的 IR 压 降 。 R1 和 R2 是 重要的 ， R1 和 R2 的 和 形成 250Ps 的 时 间 常数 ， 正如 第 8 章讨论的那 样 。 通过 测 量…
第
9
章瞬时电流和
PDN
电压噪声
347
在电路拓扑的几个分支中电流表使我们能观察开关中的电流
，
负载消耗的电流
，
从片
上电容传递的电流和从外部
PDN
传递的电流
（
从
VRM
通过印制板和通过封装
BGA
球
）
。
图
9-34
所示为单一电流脉冲
，
在同一幅图上也显示了
1.55A
、
时间
1ns
的方波
。
两个
曲线下的面积是
1.
55nC
o
电流开始于
5ns
时的输入波形转换时刻
。
ADS
4.5
3.0
2.5
-
2.0-
1.5
1.0
0.5
0.0
4.0-
-
0.5
-----
r-j
■-
-----
1
-------
1
j
-
r-j
|
j
~~
j
~~
-----
1
—
—
-
pn
------
1~~|―
-
4.0
4.2
4.4
4.6
4.8
5.0
5.25.4
5.6
5.8
6.0
6.2
6.4
6.6
6.8
7.0
时间
(
ns)
<
艰
翻
图
9-34
产生在开关电容器电路上的电流波形
，
显示一个时钟周期内的等效恒定动态电流和
开关电容负载的脉冲电流
。
这个
Poisson
曲线脉冲在初始
1ns
后减小到
0,
被半个时
钟周期初始化
，
恰当地为
1GHz
时钟
电路元件
L1
控制具有电感性和电阻性两个元件特性曲线的形状
。
如果
L1
元件不在那
里
，
则电流在极短的时间内对负载电容器充电
。
电流来自片上电容
C3,
它是电荷存储器的
存储电荷
。
仅这个片上电阻
R2
和开关电阻处在电荷存储器和开关负载之间
，
自身允许巨
大的涌入电流
。
我们用经验选择
L1
的电感和电阻
，
以使电流分布在整个时钟周期
，
这种情况下它为
lns
0
我们选择
RC
时间常数下为系统时钟周期的
1/4
。
如果我们已经选择了较小的
K1/10
时
钟周期
）
，
则电流波形会非常高
，
下降到零的时间长于周期
，
这犹如我们运行在小于最大频率
时的情况
。
如果选择较大的
。
则我们的电路在时钟周期结束后
，
仍旧拉出电流
，
这种情况
犹如我们未有足够的建立时间
。
我们选择的时间常数会在下一个时钟边缘之前使电流降为零
。
电感
L1
不是芯片的物理电感
，
相反选择它可满足波形上升特性
。
若不使用电感
，
最
大电流有点大
，
在开关闭合后立即会有尖峰
。
可是
，
在实际情况中这不会发生
。
随着时钟
的展开
，
时钟树逐渐从
PDN
中拉出更多的电流
，
在时钟周期开始后短时间内会有最大电
流拉出
，
然后随着时钟的完成
，
逐渐减小到消失
。
提示可利用商业软件得到从片上晶体管设计和相互连接寄生的预期的电流波形
，
但
这既昂贵又复杂
。
为了仿真
，
调整简单的
R
和
L
参数
，
这样就可得到电流脉冲
的时间曲线
。
348
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
电流波形的形状是很重要的
，
因为它必须通过
R2
来拉出
。
如果电流上升太快
，
则仿
真会显示芯片电路有大的电压下垂
，
原因是
R2
的
IR
压降
。
R1
和
R2
是重要的
，
R1
和
R2
的和形成
250Ps
的时间常数
，
正如第
8
章讨论的那样
。
通过测量
，
单独确定
R1
和
R2
的值
是不可能的
。
R1
产生
DC
的
IR
压降和来自封装电流的功率损耗
。
R2
产生的
IR
压降是时
钟边缘噪声
。
合理的假设是在
R1
的位置付出
60%,
在
R2
位置付出
40%
。
为了仿真选择的
PDN
电路拓扑结构和应用于每个元件的参数戏剧性地影响了仿真结
果
，
包括从芯片电路看过去的电压下垂
。
所有
PDN
仿真器对这个拓扑和参数分配的假设
是要么明确
，
要么不明确
。
仿真结果在很大程度依赖于这些假设的选择
。
这个电路拓扑明
显是在片上构成的复杂电源栅状和分布电容的极端概括
。
意图是聚焦于印制板
、
封装和片
上电容间的相互作用
，
并说明合适的阻尼量
。
提示
明显地
，
这个简单的
PDN
和开关电容器负载电路是复杂分配网络的过分简单
化
。
依靠这个简单电路
，
我们得到了需要软件工具处理的和复杂数据库抽取的
情况的见解和直觉
。
它们都有相同的问题和巨大变化的潜力
，
这依赖于我们做
的假设
。
在任何情况下
，
我们选择仿真参数是为了给有
CMOS
器件的
PDN
提供
预期结果
。
图
9-35
所示为脉冲响应
。
输入波形具有一次
5ns
的转移时间
。
它与前节恒流源使用的
是相同的脉冲
，
但是现在我们看到了
PDN
环路电流的振铃延时和具有电容负载的片上电
压响应
。
图
9-35
使用开关电容器负载的
PDN
电路的脉冲响应
。
这个脉冲响应类似于使用恒流源
脉冲的图
9-18
所示的情况
第
9
章瞬时电流和
PDN
电压噪声
349
1.00
0.99
0.98
0.97
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns)
m2
Time=5.535ns
Die=0.971
Min
_________
m3
Time=10.12ns
Die=1.019
Max
________
>
)
出
招
，
H
均
图
9-35
(续)
9.
18
由一系列时钟脉冲组成的瞬时电流波形
这些结果类似于使用电流源而不是开关电容器负载拉出
PDN
电流的情况
。
仿真的电
压下垂是
1.
000V-0.
971V
=
29mV,
这是接近
31mV
的计算值
：
dQclock-edge
_
Qclk-edge
_
1
/dynamic
1
1.
55A
ODC
ODC
/dock
50nF
1GHz
=
31mV
(9-45)
差别是由于当电路消耗电荷的
1ns
期间的小量的来自
PDN
电感的电荷
。
图
9-36
所示为由开关电容器负载产生的阶跃响应
。
与拉出简单方波函数电流的恒流源
情况进行比较
，
顶部的图显示输入波形
，
它是
1GHz
系统时钟的半时钟
。
正如第二幅图显
示的那样
，
半时钟在每个半时钟边缘拉出电流
。
电流脉冲的顶部没有相同的值
，
因为电流
作为
PDN
的函数会稍微有改变
。
T
二
一
二
；
十
O
5
0
5
0
5
L
L
O.
O.
-O.
ADS
(
>
)
次 宅
糜 虫
M
I
•
I
•
I
•
I
1
I
'
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'
I
1
I
•
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I
•
I
,
I
'
I
•
I
•
I
'
I
'
I
•
I
•
I
'
I
'
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns
)
SD
A
(V)
据
亚
V
解
(
4
)
遂
于
音
亘
g
z
a
d
I
2
I
4
I
6
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns)
图
9-36
开关电容器负载的阶跃电流响应
。
顶部图显示的是半时钟驱动开关
，
它是半个时钟
频率
。
中间的图显示开关电容器在每个全
CMOS
时钟周期的上升边缘拉出的电流脉
冲和从
PDN
系统上流过封装的电流
。
底部轨迹显示芯片上的电压噪声