PDN设计之电源完整性 (史密斯).pdf - 第22页
6 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 这 个 最大 的 可允 许 且可保 证 性 能的 PDN 阻 抗 称 为 PDN 设计 中 的目 标 阻 抗 ， 我 们 由 文 献 ［ □可 推导得 ： 7 — noise /1 1 \ 乙 targ et 一 斤 k I / I max- tra nsient 式 中 ， targ et 是 任 意 频率 下 的 可允 许阻 抗 ； 是满 足 性 …
第
1
章电源分配网络工程
5
流振幅峰和频率分量的变化
，
则它们与阻抗峰重叠就会产生更大的电压噪声
，
并引起产品
失效
。
田
出
川
北
/
图
•
黑
-tf
1.3
1.2
1.1
1.0
0.9
0.8
0.7
“
正常
”
1.3
1.0
0.9
0.8
二
“
失效
”
0.0
0.2
0.4
0.6
0.8
L0
时间
（
底
）
频率
（
Hz
）
0.7
1
I
f
I
I
*
0.0
0.2
0.4
0.6
0.8
1.0
.
一一
•
图
1-5
左边
：
PDN
阻抗曲线和瞬时电流产生的可接受的电压噪声
。
右边
：
电流谱的细小改变
会产生不可接受的电压噪声
提示
PDN
上的噪声在很大程度依赖于加到片上的阻抗曲线和通过芯片的瞬时电流谱
。
微码的细节和门的应用对
PDN
噪声的产生有很大的影响
。
1.3
PDN
的鲁棒性设计
驱动芯片上门的特殊微码会引起性能的多样性
，
这使测试产品的
PDN
设计变得很困
难
。
如果电流谱峰和阻抗峰的组合产生小于规定的瞬时噪声
，
那么一个产品在启动时或者
当工作在特别的软件测试套件时可能工作得很好
。
产品设计通过这个测试
，
并且被认为是
“
可工作
”
的
。
可是
，
如果工作在另外的软件套件下
，
并驱动更多的门开关工作在不同的主环路频率
下
，
同时巧合的是峰值
PDN
阻抗曲线发生重叠
，
那么较大的瞬时压降发生
，
相同的产品
会失效
。
虽然产品在开始时运行了测试软件套且呈现的工作是令人鼓舞的
，
但这并不能保证它
的鲁棒性
。
当产品被大范围的用户软件驱动时
，
被评估的
“
可工作
”
产品常常有现场故障
。
鲁棒性
PDN
设计意味着在任何软件下都可工作
，
在具有任何时域特征的任意频率下都可
产生最大瞬时电流
。
在此电流下
，
通过阻抗曲线产生的最差电压总小于引起失效的电压
。
最差情况下的瞬时电流和电压噪声指标一起设置了最大可允许电压噪声的限制
，
PDN
阻抗等电压噪声是不能超过这个限制的
。
6
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
这个最大的可允许且可保证性能的
PDN
阻抗称为
PDN
设计中的目标阻抗
，
我们由文
献
［
□可推导得
：
7
—
noise
/1
1
\
乙
target
一
斤
k
I
/
I
max-
transient
式中
，
target
是任意频率下的可允许阻抗
；
是满
足性能
要求时规定的最大电压轨噪
声
；
/max.transient
是在任何可能的工作条件下最差情况的瞬时电流
。
例如
，
如果噪声指标为
±50mV,
最差情况下的瞬时电流是
1A,
则目标阻抗为
7
_
AV
noise
_
0.
05V
—
二八
eC
一八
target
—
―
―
—
—
50
m
。
/
max-transient
工
C
如果
△
Vnoise
或者
/max-transient
是频率的函数
，
那么
Ztarget
也是频率的函数
。
原理上
，
整个电流谱分布和整个阻抗曲线的组合就是产生最差峰
值电压噪声的根源
。
不幸的是
，
这仅能用包含详细瞬时电流波形和完整
PDN
阻抗曲线的瞬态仿真才能确定
。
实际上
，
作为优值的目标阻抗是很有用的近似
，
它使我们在
PDN
设计
中有一
个好的
开端
。
提示
对
PDN
而言
，
目标阻抗是很有用的优值
。
在
PDN
鲁棒性设计中
，
它是设计目
标的很好的近似
。
鲁棒性
PDN
设计的最终评估将来自整个
PDN
和瞬时电流波
形的瞬态仿真
。
充分的鲁棒性
PDN
是由目标阻抗来定义的
。
如果加到片上焊盘的完整
PDN
生态学的
阻抗
，
在所有频率下都低于目标阻抗
，
那么瞬时电流流过这个
PDN
阻抗产生的最差的电源
轨噪声将不会超过噪声指标
，
除非是在非常罕见的恶劣波形场合
。
图
1-6
所示为在所有的频
率下阻抗曲线低于
50mC
目标阻抗的例子
，
这也是具有大电流负载的轨电压噪声的例子
。
提示
在评估
PDN
性能时
，
目标阻抗是最重要的度量
。
PDN
阻抗越高于目标阻抗
，
失
败的风险越大
。
图
1-6
顶部
：
从
DC
到非常高的带宽
，
PDN
生态工程上的阻抗曲线低于目标阻抗
。
底部
：
在大
的瞬时电流负载下
，
产生的
Vdd
轨噪声
，
表示它总是低于
5%
的指标限制
。
方波轨迹是被
时钟驱动的瞬时电流
，
它以相对刻度来表示
实际上
，
通过片上的最大最差瞬时电流在所有频率下都不是平坦的
。
在高频端
，
这个
第
1
章电源分配网络工程
7
最大电流的幅度一般会下跌
，
它与开关门导通的速度有关
。
详细情况与芯片构成
、
传递的
位数和微码的性质有关
。
有效的上升时间
是从时钟边沿的上升时间到
100
个时钟周
期的时间
。
例如
，
如果时钟频率是
2GHz
、
周期
是
0.5ns
、
建立开关门最多需要
20
个周
期
，
那么最差的瞬时电流导通的最短上升
时间是
0.
5ns
X
20
个周期
=
10ns
。
最大瞬
时电流频率分量的幅度超过
0.
35/10ns
=
35MHz
后开始滚降
。
超过
35MHz
后
，
最
差瞬时电流谱以
一
20dB/
十倍频程的速度
滚降
，
由此得到的目标阻抗将随着频率而
增加
。
在这个例子中目标阻抗如图
1-7
所
示
，
假设轨电压噪声指标为
50mV
、
最差
电流为
1A
。
频率
（
Hz
）
图
1-7
当瞬时电流在
20
个时钟周期内导通且最大
电流为
1A
时的目标阻抗
这种行为的后果是在高频时目标阻抗指标被放宽
。
预测频率的膝点常常是困难的
，
除
非知道瞬时电流和最差微码的详情
。
实际上这个分析指出
：
准确地计算瞬时电流和
PDN
目标阻抗的精确要求是非常困难
的
。
人们总是应用工程判断把可用信息转换成高性价比设计
。
设计
PDN
的过程如下所示
：
•
基于已知芯片的功能和应用
，
建立目标阻抗的最好猜想
。
•
为满足可能的阻抗曲线
，
做出工程决定
。
•
在
PDN
阻抗实现价格与目标阻抗和现场失败风险之间达到平衡折中
。
工作在额定性能的电路失败风险的粗略测度是实际的
PDN
阻抗与目标阻抗之比
，
术
语为
PDN
比
：
PDN
比
=
实际的
PDN
阻抗
目标阻抗
(1-3)
比值小于
1
表示
PDN
失效风险低
，
随着这个值的增加
，
风险也增加
。
从实际经验来
看
，
比值
2
仍旧是可接受的风险
，
但是比值达
10
的结果则说明这个风险是不可接受的
。
虽
然很多微码工作在额定性能下
，
但一些可能激励
PDN
谐振
，
并使产品发生稳定性问题
。
一般而言
，
若实现低阻抗
PDN,
则具有较低的风险比
，
价格更高
，
其原因是如下之
一
：
需要更多的元件
，
紧凑的装配设计影响产值
，
需要多层印制板或者多层封装
，
容量增
加了面积或者使用了更加昂贵的材料
。
价格和风险之间的平衡常常成为一个问题
，
—
—
你
能承受多大的风险
。
为增加裕度
，
你要付出会更多
，
你总是要
“
买保险
”
以减小风险
。
这就
是
PDN
设计中的基本折中
。
提示
PDN
设计中重要的风险测度是
PDN
比
，
它是峰值阻抗与目标阻抗之比
。
PDN
比小于等于
2
是低风险
，
而
PDN
比大于等于
10
则是高风险
。