PDN设计之电源完整性 (史密斯).pdf - 第290页
274 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 当 印制 板 面的电阻等 于 目 标 阻 抗时 ， 峰 值 阻 抗大 约 为: Zpea k = ~* ( Zo* = -―^ (Z 。 * Kbrd / targ et 当 印制 板 面的阻 抗 等 于 目 标 阻 抗时 ， 峰 值 阻 抗 低于 目 标 阻 抗 的 条 件 是 : Zta rg et > Zpea k = y (Z 。 …
第
8
章
PDN
生态学
273
PDN
设计中一个重要的工程问题是
：
为减小峰值高度
，
在印制板面能做什么
？
总是有
片上去耦电容和封装引线电感存在
，
但这些常常是印制板设计者控制不了的
。
封装芯片设
置了
Bandini
山峰值阻抗能够做到如何低的最终限制
。
每平方英寸都覆盖了
“
完美
”
的具有非常低安装电感的去耦电容器
，
这看起来似乎是最
好的情况
，
腔体阻抗接近
0
。
对于
PDN
来说
，
这是真正是最好的解吗
？
惊讶吗
？
回答是不
。
如果印制板是理想短路
，
则腔体的等效电感会是
OnH,
但它是与
封装引线电感串联的
，
从芯片焊盘看到的仍旧是
Bandini
山
。
在这个特定的例子中
，
q
因子为
14,
这是相当高的
。
我们能由印制板面的元件提供的
阻尼来减小峰值阻抗
。
提示
让印制板具有最低可能的阻抗不是降低
PDN
阻抗曲线上所有峰的最好的目标
。
如果理想短路的情况下不能降低
Bandini
山
，
则如何在印制板上改善超过理想短路的
阻抗曲线呢
？
在任何高
q
因子的并联谐振电路中
，
得到较低峰值的原理就是答案
。
如果
q
因子大于
3,
且不能减小峰值引线电感
，
则减小峰值高度的最有效方法是在印制板面上串
联电阻元件来附加更多的阻尼
。
印制板的最佳阻抗曲线不是理想短路
，
但是看上去的电特性却如同电阻器
。
这意味着
从封装焊盘看向腔体
，
在
Bandini
山频率范围(大约是
1
〜
200MHz)
内
，
应该有平坦的阻抗
曲线
。
这实际上是对目标阻抗在
100m
。
范围内的
PDN
有效
，
但是对目标阻抗低于
10m
。
范围的阻抗无效
。
10m
。
和更低范围的
PDN,
需要封装电容器来扩展平坦阻抗到更高的频
率以解决
Bandini
山的阻尼
。
提示
一种有效降低
Bandini
山峰值阻抗的方法(尤其是高
q
因子的系统)
，
是让印制板
在
1
〜
200MHz
的
Bandini
山峰值阻抗频率范围内
，
看上去像一个电阻器
。
当封装芯片占附在印制板上时
，
Bandini
山的峰值阻抗可近似为
：
Zpeak
=
q
因子
XZo
=
-
±2
X(Z
o
)
2
=
p
-
X
(8-71)
Rbrd
+
ESR
Kbrd
+
ESR
C
qdc
这是违反直觉的
，
串联电阻越高
，
峰值阻抗越低
。
这是因为串联电阻是一个阻尼电
阻
，
串联电阻越高
，
阻尼越大
。
只要
Q
因子大于等于
2
就保持这个关系
。
当
q
因子等于
1
时
，
误差大约为
40%
。
当串联电阻大于目标阻抗时
，
在频率低于峰值阻抗频率时
，
PDN
阻抗高于目标阻抗
。
比目标阻抗有较高的串联电阻是达不到预期目的的
。
为印制板选择的最佳电阻是等于目标阻抗
。
较低的值意味着没有那么大的阻尼
，
结果
是产生较高的峰值阻抗
。
比目标阻抗有较高的值意味着
PDN
阻抗高于目标阻抗
。
提示
阻尼
Bandini
山的最佳印制板面的电阻是等于目标阻抗
。
274
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
当印制板面的电阻等于目标阻抗时
，
峰值阻抗大约为:
Zpeak
=
~*
(
Zo*
=
-―^
(Z
。
*
Kbrd
/
target
当印制板面的阻抗等于目标阻抗时
，
峰值阻抗低于目标阻抗的条件是:
Ztarget
>
Zpeak
=
y
(Z
。
/
/target
或者
(8-72)
(8-73)
Ztarget
)*
Z
。
(8-74)
这是一个很重要的观点
。
如果
Bandini
山的特性阻抗大于目标阻抗
，
则使峰值阻抗低
于目标阻抗是不可能的
。
实现较低峰值阻抗的唯一方法是减小封装引线电感或者增加片上
电容
。
这就是为什么较低的引线电感和较大的片上去耦电容是如此重要的设计目标
。
提示在
Bandini
山频率的峰值阻抗
，
在绝对最好的情况
，
永不能低于峰值引线电感和
片上去耦电容的特性阻抗
。
处理它低于大约二倍特性阻抗都是困难的
。
例如
，
对于式
(8-71)
的情况
，
它具有
0.25nH
的封装引线电感和
50nF
的片上去耦电
容
，
Bandini
山的特性阻抗是
：
Zo
=
./S
=
/
臂心
=
7im°
(8-
75)
7
Cdi
e
V
50nF
原理上
，
没有一个值可以在很宽的频带内降低
PDN
阻抗到低于
71m
。
。
为实现目标阻
抗
，
即接近
71m
。
，
需要印制板面的电阻达到
71m
。
这个量级
。
Rbrd=
7
】
X
(Zo
)
2
—
ESR
on
=die
=
^4
一
X
(Z
0
)
2
—
ESR
on
-die
“
peak
/target
(8
-
76)
=
X
(71mO)2
—
0.
005
。
=
66m
。
71
mH
较低的印制板面电阻会有较小的阻尼和较高的封装阻抗
。
较高的印制板面电阻在较低
的频率处会有较高的阻抗
。
注意
：
在这个环境内
，
目标阻抗是远大于趋肤效应电阻的
。
当目标阻抗接近
1m
。
时,
为了阻尼和传导目的
，
频率依赖性的印制板损耗变得很重要
。
图
8-30
为
PDN
阻抗仿真示例
。
仿真阻抗是从片上电容和封装引线电感的芯片焊盘上
看过去的
，
有
4
种不同的印制板面电阻
，
即
20m
。
、
50m
。
、
71m
。
和
100m
。
。
当印制板面的阻抗等于
Bandini
山的特性阻抗时
，
仿真模型指出这个仿真阻抗为
100m
。
。
这是在式
(8-71)
中描述的近似性质
。
这个分析指出了
3
个重要的观点
：
1
.
片上电容和封装引线电感的特性阻抗对低的峰值阻抗设置了基本限制
。
这是需知道
的重要参数
。
如果这个特性阻抗高于目标阻抗的一半
，
则满足
Bandini
山并联谐振频率的
目标阻抗几乎是不可能的
。
第
8
章
PDN
生态学
275
图
8-30
对于不同的印制板面电阻
，
从芯片焊盘看过去的阻抗曲线
。
注意
：
使
71m
。
的峰值
阻抗等于
Bandini
山的特性阻抗
，
大约为
100m
。
2
.
最佳的印制板面电阻等于目标阻抗
。
较低的值对阻尼没有贡献
，
而较高的值在低频
时有大的阻抗
。
3
.
较高的印制板电阻与较小印制板电阻相比
，
一般需要较少的元件
，
可实现低价格
。
这促使实现了印制板面电阻等于目标阻抗
，
最具鲁棒性和高性价比的设计指导方针
。
在开始分析
MLCC
电容器加入印制板来控制峰值阻抗时
，
我们考虑估算电容器数量的
两种方法
：
1
.
由于在较高频率处
，
需要足够数量的电容器
，
所以它们的感性阻抗低于目标阻抗
。
2
.
安装于印制板上的电容器并联组合后的电感应该小于封装引线电感
。
可是
，
当印制
板电感远小于封装引线电感时
，
我们会达到一个平衡点
。
这些条件是
：
ni
>
27r/
m
ax_iim
x
ESR
cap
(8-77)
,target
小
〉
簪迪
(8-78)
-^package
注意
：
这里的分析是近似的
。
虽然它提供了重要的设计指导方针
，
但我们应该通过电
路仿真得到最终的关于印制板面电阻的优化值
。
根据这个观点
，
对于鲁棒性和高性价比的
PDN
来说
，
绝对最好的情况是使印制板面
的阻抗看上去是一个电阻
，
并且等于目标阻抗
。
我们分析一些通用的方法来优化印制板面
的
PDN,
探索它们的影响
。
8.
15
在具有一般特性的印制板上使用单数值的
MLCC
电容器
从阻抗曲线开始
，
由焊盘通过封装看向印制板
，
印制板包含腔体
、
VRM
和大容量电
容器
。
为了说明设计原理
，
我们选择前面描述过的系统
。
在第
10
章
，
我们探索印制板研究
案例的影响
。
在这个最初的系统中
，
使用开始时的条件
，
如下所示
。