PDN设计之电源完整性 (史密斯).pdf - 第324页
308 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 当 输 出 负载 仅以 Ks 轨 为参 考 时 ， 在 充 电阶 段 ， PDN 电 流 仅 在 匕^和 V\ s 之 间 流 动 ； 不 在放 电 期 间 ， 它在 电 流 上升 时流 动 。 对应 于 门的 导 通 时 间 ， 充 电电 流有快 速 上升 时 间的电 流曲 线 ， 以 RC 充 电 时 间 常数对 电 容 负载进行 充 电 。…
第
9
章瞬时电流和
PDN
电压噪声
307
能
，
或者说它只能稍微用在下一个设计中
。
提示作为一个实际的方法
，
在典型和最差条件下
，
近似芯片核区的电流流动和估算
电流符号
、
幅度是可能的
。
特定电流随着器件而改变
，
但是一般方法是相同的
。
起始点是电流流过构成核的每个门上的地方
。
在典型的
CMOS
系统中
，
一个简单的反
相器门的基本电流是推挽电流
，
如图
9-2
所
示
，
推挽电流是在
Vdd
和
Vss
之间
，
由
p
沟道
和
n
沟道串联组合的
。
输出门驱动一些其他
输入门
，
它们构成逻辑单元和部件的组合
电路
。
从任何一个门看到的输出负载是输出网
的金属化层和连接到输出栅极的输入门电容
的电容组合
。
从电气上看
，
负载就像单一的
集总参数电容器
。
其他功能的门有类似的特
征
，
其驱动的是电容负载
。
图
9-2
简化的驱动容性负载的片上门的电路模型
。
驱动线和
仁之间的电容是由下一个门和互
连接线的金属化层的电容确定的
提示每个片上内部门驱动的是集总参数电容性负载
，
大小依赖于它们连接的设备
。
电容负载等效电路依赖于相互连接线的金属化层和片上的
Vdd
和
V
SS
o
为了引入这个课
题
，
假设相互连接的金属仅是靠近
Vss
，
其他信号被驱动到
Vss
。
在这种情况下
，
可仅以
Vss
作为电容的参考
，
然后用单一的电容器来模拟它
。
当
P
沟道导通时
，
输出节点经历上升转移
，
从
Vdd
来的电荷流过
P
沟道进入这个电容
器
，
输出电容器的电压上升
。
当
P
沟道关闭时
，
n
沟道导通
，
输出节点经历下降转移
，
电
荷流过
n
沟道
，
电容器中的电流为负方向
，
这是放电
。
图
9-3
所示为这些电路的流动模型
。
IpDN
图
9-3
输出电容的充电和放电的电流流动模型
，
这发生在输出节点电压的上升和下降边缘
308
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
当输出负载仅以
Ks
轨为参考时
，
在充电阶段
，
PDN
电流仅在匕^和
V\
s
之间流动
；
不
在放电期间
，
它在电流上升时流动
。
对应于门的导通时间
，
充电电流有快速上升时间的电
流曲线
，
以
RC
充电时间常数对电容负载进行充电
。
在这个情况下
，
R
是沟道导通电阻
，
C
是输出负载电容
。
如果导通电阻是
10
。
，
负载电容是
lpF,
充电时间常数是
10ps
。
与时钟周期相比较
，
这
个时间是很短的
。
从
Vdd
到
Ks
纯的电流流动是发生在每个时钟周期的脉冲序列上
。
图
9-4
说
明了在输出电容器节点上电压波形的重要特性
，
电流在正方向流入它
，
电流流出是在负方
向
，
纯的
PDN
电流从
Vdd
轨流到
Ks
轨
，
交变电流通过了
P
沟道和
n
沟道
。
图
9-4
顶列
：
当仅以
Vss
为参考时
，
相互连接的电容器上的电压和流入的电流
。
中间
：
从
Vdd
流
到
Vs.
的纯的
PDN
电流
，
这发生在每个时钟周期
。
底部
：
流过每个晶体管沟道的电流
第
9
章瞬时电流和
PDN
电压噪声
309
当输出节点从低到高转移时
，
来自
Vdd
源的是充电电流
；
流过
Xs
节点的是通过电容器
的位移电流
。
这是通过
Vdd
-
Vss
轨的瞬时电流
，
它常定义为
PDN
环路电流
。
流入电容器的
电荷在时钟沿上会产生
PDN
的瞬时电流脉冲
。
充电或放电期间
，
存储在电容器中的总电
荷是电流波形下的面积
，
可推导为
：
T
Qclk
_
edge
==
1
elk
_
edge
(力)
dt
二
1
CXVdd
(9
-
8)
0
式中
，
Qclk_edge
是每个时钟周期边缘给负载电容器充电的总电荷
；
〃
k_edge
是时钟期间边缘
从
Vdd
流出的电流
；
T
是一周期
，
它包含一个脉冲
；
C
是相互连接的电容和下一个门的电
容
；
Vdd
是核供电电压
。
因为电流脉冲仅开始于时钟边缘
，
所以它被定义为时钟-边缘电流⑶句
，
时钟边缘触发
了时钟边缘电流
。
每个时钟周期上的时钟边缘电流曲线与时钟频率无关
。
它仅在时钟上升沿后流动
，
即
通常在大部分的门激活时
，
或恰恰在数据被释放时
。
一个周期的平均电流(也称为动态电
流)
，
通过
Vdd
轨进入
P
沟道
，
通过电容器进入
Ks
轨
，
整个周期的总电荷为
：
上
dynamic
一
7
)
如果时钟频率加倍
，
则每个时钟边缘的电流脉冲停留相同的时间
，
平均电流或动态电
流加倍
，
如图
9-5
所示
。
时间
(
ns
)
图
9-5
当时钟频率加倍时
，
时钟边缘电流和动态电流的例子
这是从
Vdd
电源拉出动态电流的来源
，
是被芯片消耗的起始瞬时
PDN
电流
。
它通过其
余的
PDN
网络流动
，
最终在
VRM
中消耗功率
。
通过
Vdd-Vss
轨的总动态电流依赖于芯片
上开关门的数量
，
在每个周期中总的电容充放电和变化作为不同的逻辑功能来执行
。
片上去耦电容器滤除了时钟边缘电流尖刺
，
平滑了它们
。
流过封装块的电流看起来更
像动态电流波形
，
它的平均超过了时钟周期
。
提示
时钟边缘充电脉冲被片上去耦电容器平滑
，
从时间上看起来它更像平均时钟边
缘电流
，
PDN
电流通过封装引线进入印制板的
PDN
。