PDN设计之电源完整性 (史密斯).pdf - 第432页
416 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 和 损 耗 （ 越高越 好 ， 至 少 从 谐 振 观 点来 看 ） ， 仅 有 的解 决 方法是求 助于仿 真 工 具和准 确的 模型 。 使 用较 少 的 印制 板 电 容 器 ， 在 2 〜 65MHz 的 中 频 带 中 ， 多少有 些 较高的阻 抗 。 可 是 , 原 来 三 峰 PDN 中 的 大 约 13m 。 的 中 频 峰 ， 已…
第
10
章
PDN
设计的实用方法
415
Plane
l_Probe
「
VRM
IProbe
l_plane
L4
L_plane
~z.
__
L=10nH
L=96pH
Q
K=0.2mQ
7?=O.97mQ
Lfi
+
V_DC
SRC1
HVdc=Vdd
,
R
»
/?_damp
?
/?=10mQ
Bulk
L
Z_mount_22
•L^(l+1861)/6*le-12
j
R=(3.89276)mC
\
L
'
£_22u
•
L^(1200/6)pH
,R=(4.3/6)mQ
C
；
C_22u
P
&
22*6)
r
F
L
Lbrdvias
£=19pH
/?=0.043mQ
L
L_pkg
£=19pH
7?=O.2O3m£2
Ball
.
L
£_pkgl
£=19pH
7?=O.2OOmQ
R
/?_skin
后
0.146+0.057)mC
l_Probe
Ibump
Caps
E]*
var
capslO
Er
n_22gF=0.001
{t}
n_10gF=l
{t}
n_4p7gF=l
{t}
n_2p2pF=l
{tj
n_lpO|iF=2
{t}
n_p470jiF=2
{t}
n_p220pF=2
{t}
n_pl00pF=l
{t}
L_mount_pack_cap
Z=29
pH
7?=0.72mQ
L_pack_cap
开关电容器负载
Z=(150/2)pH
3
R=(30/2)mQ
-
C
C_pack_cap
C=(220*2)nF
L
图
图
10-31
三峰
PDN
的最终物理性改进
。
印制板电容器从
40
个减小到
10
个
，
并使用优化值
。
存在封装上的去耦电容器和改进的
VRM
模型
频率
（
Hz
）
图
10-32
具有两个封装上电容器的
PDN
阻抗曲线
，
40
个印制板电容器和
10
个优化容量后的
印制板电容器之间的比较
。
1
。
个印制板电容器实际上给出了稍微低的
Bandini
山的
阻抗峰值
。
这是由于印制板电感的增加
，
强制更多的电流给封装提供了较高的
ESR,
较高的
ESR
是由较少的印制板面的
MLCC
电容器并联提供的
416
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
和损耗
（
越高越好
，
至少从谐振观点来看
）
，
仅有的解决方法是求助于仿真工具和准确的
模型
。
使用较少的印制板电容器
，
在
2
〜
65MHz
的中频带中
，
多少有些较高的阻抗
。
可是,
原来三峰
PDN
中的大约
13m
。
的中频峰
，
已经减小到大约
10m
。
，
这已接近
10
个优化印
制板电容器的目标阻抗
。
从这个观点来讲
，
很难说究竟是
40
个印制板电容器的电特性好还是
10
个电容器的好
。
它依赖于负载的频率内容
。
如果
65MHz
或者
74MHz
的
Bandini
山阻抗峰值能被谐振负载
电流所激励
，
那么减少印制板电容器的数量会降低
Bandini
山阻抗峰值
，
在较低的价格下
可得到稍微好的性能
。
提示较少的印制板电容器
，
有时可降低阻抗峰值
。
封装上电容器和较高的
ESR
（
它
与较少印制板电容器关联
）
损耗并联
，
它们被
ESR
损耗降低了
q
因子
，
即使有
较高的泵回路电感
。
对于与
Bandini
山的特性阻抗相关的阶跃响应来说
，
具有
40
个印制板电容器的更好
。
由高阻抗峰值驱动的谐振响应是
10
个印制板电容器的更好
。
从这个观点出发
，
根据对负载
电流的理解才能确定哪一种方法有更好的性能
。
但是很明显
，
使用较少电容器
，
印制板价
格
、
面积和复杂性都较低
。
图
10~33
所示为改进
PDN
的阻抗曲线与原来三峰
PDN
的比较
。
我们使用了两个封装上电容
器和
10
个优化的印制板电容器
，
使阻抗峰值从
91mH
降低到
51mH,
Z
）
从
36mH
降低到
25m
。
。
对于有两个封装上电容器
，
每个有
30m
。
的
ESR
来说
，
建议的并联电阻为
15m
。
，
可
估算单独的
q
因子为
26/15
=
1.
7,
这具有足够好的阻尼
。
可是
，
图
10-32
所示电路的仿真
结果指出
q
因子是
2.4
。
不幸的是
，
谐振电流分离导致简单估算失败
，
其中一些流到封装
电容器
，
另外一些流到印制板电容器
。
提示
随着
PDN
拓扑的复杂性
，
对于
PDN
电流增加了额外的并联途径
，
简单估算和
电子数据表计算不能捕捉到这个微妙的效应
，
必须使用电路仿真
。
前面的练习说明了改善
PDN
的典型流程
，
但是它仍旧不能满足性能要求
。
PDN
性能
的重大改进通常牺牲价格来实现
。
增加电容和减小电感是改善
PDN
的最有效方法
。
我们
可使用更多的封装电容器进一步改善
PDN,
但是安装它们进入封装和使用有效的低电感连
接钩住它们
，
随着电容器的增加
，
这具有很大的挑战性
。
对于
PDN,
片上电容可能更加有
效
，
我们可增加它
。
但是
，
片上电容会直接增加芯片面积或芯片层
，
这是非常花费钱的,
一般不予考虑
，
至少在消费品产品上
。
10.
18
改进前和改进后的
PDN
的瞬态响应
我们首先评估了
PDN
在频域上的改进
。
基于峰的特性和它们的特性阻抗
，
我们估计
了预期的阶跃电流响应和谐振频率瞬态响应
。
通过在峰值和特性阻抗上进行改进
，
我们期
第
10
章
PDN
设计的实用方法
417
图
10-33
PDN
阻抗曲线与原来使用默认值条件的三峰阻抗曲线间的比较
，
改进是在
VRM
模
型
、
MLCC
电容器
，
以及封装上电容器
望减小电压下垂和峰值电压噪声
。
图
10-34
所示为改进的
PDN
的时域仿真与三峰
PDN
的比较
。
由于我们对
3
个阻抗峰
值都进行了改进
，
所以在时域上
，
我们要在
3
个不同的时间刻度上显示
。
顶部图显示第一
个凹坑的改进
，
因为第一个峰
（
Bandini
山
）
的降低
。
我们在大约
15ns
处减小了最深的下
垂
，
从
218mV
下降到
186mV
。
在这个仿真中
，
我们已经选择
10
个印制板电容器
，
对于这个仿真增加阻尼和减小阻抗
峰值
，
这会更有效
。
在顶部图上
，
这是看到的阶跃响应的改进不是很大的一个理由
。
40
个
印制板电容器的特性阻抗从
36m
。
降低到
22m
。
，
给出了较大的阶跃响应改善
。
我们固定
Z
。
为
25m
。
。
也可期望大的三峰
PDN
下垂能被开关电容器负载所减小
。
随着
PDN
的电压
下降
，
负载拉出较小的电流
，
在仿真和真实的产品中都会有一些自校准
。
在波形识别上可
看到
q
因子确实降低了
，
这指出谐振时的峰-峰值噪声减小
。
中间图形显示第二下垂改善
，
它发生在大约
150ns
处
。
随着改进的
PDN,
下垂消失
，
但是可清楚地看到
“
DC
”
电压从初始值开始减小
。
我们能尝试性地称它为
DC
IR
压降
，
但
是这个频带上的电流来自印制板电容器
，
而不是
VRM
。