PDN设计之电源完整性 (史密斯).pdf - 第373页

第 9 章瞬 时 电 流 和 PDN 电 压噪 声 357 在 PDN 达 到 稳 态 之前 ， 几个 时 间 常数必定 会 泄漏 出 来 。 1GHz 的 时 钟 （ 1ns 的 周 期 ） ， 在 熟 悉 的 时 间 刻 度 上同 时显 示 PDN 的 时 间 常数 。 这 就 解释 了为什么 时 钟 吞咽 对 于 PDN 具 有 破 坏性 ， 时 钟脉 冲中准 确的 序 列和 定时 ， 预 测时 钟 激活 的 PDN 噪 声是 非…

100%1 / 453
356
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
ADS
1.04
(
>
)
H
钟
七
均
、
0.94
0
1.00
0.98
-
0.96
-
1.02
-
20
40
60
80
100
120
140
160
180
200
220
240
260
280
-----
x
------------------
时间
(
ns
)
m3
Time=52.00ns
Die=
1.024
Max
m2
Time=
14.032ns
Die=0.944
Min
图
9-42
（
续
）
在
72ns,
每三个时钟吞咽一个脉冲
，
代表的格式是
110110110110
。
并在以下时间
持续
。
•
在
96ns,
每二个时钟吞咽一个脉冲
，
代表的格式是
101010101010
•
在
120ns,
每三个时钟吞咽二个脉冲
，
代表的格式是
100100100100
•
在
144ns,
每四个时钟吞咽三个脉冲
，
代表的格式是
100010001000
•
在
168ns,
每六个时钟吞咽五个脉冲
，
代表的格式是
10000010000
•
在
216ns,
每十二个时钟吞咽十一个脉冲
，
代表的格式是
100000000000
十二位格式是有用的
，
因为它给出了较低功率状态下的多个选择
。
但是很清楚
，
由于
时钟脉冲行为古怪
，
所以它对
PDN
性能有影响
。
最终具有
1/12
子谐波
（
83MHz
）
的模式是
接近
100MHz
的
PDN
谐振频率
。
具有较低时钟频率的瞬时功率减小
。
PDN
响应的好或差,
依赖于阻抗峰值的
q
因子
。
在这种情况下
，
瞬时功率的减小是因子
12,
阻抗曲线与平常的
相同
。
但是在时域
，
我们看到了真实的峰-峰噪声
。
我们已经进入大大降低功率的稳态谐振
仿真
。
在电感器中的电流被松弛后
，
时钟边缘噪声更加突出
，
因为时钟边缘之间的时间
更长
。
提示正如这个例子证明的那样
，
时钟吞咽对于
PDN
是十分具有破坏性的
。
它实质上
会引起突然的且产生非常快的瞬时电流
，
它基本上是一个时钟周期
，
在这个层
面看到的瞬时电流是不充分的
。
准确预测
PDN
性能需要涉及频域
PDN
谐振峰
和在时域分析的来自上升时钟边缘方波电流脉冲的仿真
。
开关电容器负载非常
适合这种场合
。
时钟脉冲之前的特定细节和下一个时钟脉冲的准确定时是很重要的
。
PDN
本质上是有
记忆的
，
并存储最近过去的能量
。
我们的
PDN
有
100MHz
的谐振频率和
10ns
的周期
。
PDN
的时间常数是
：
r
=
—
=
=
1.
5ns
(D
，
n
/o
(9-49)
第
9
章瞬时电流和
PDN
电压噪声
357
在
PDN
达到稳态之前
，
几个时间常数必定会泄漏出来
。
1GHz
的时钟
（
1ns
的周期
）
，
在熟悉的时间刻度上同时显示
PDN
的时间常数
。
这就解释了为什么时钟吞咽对于
PDN
具
有破坏性
，
时钟脉冲中准确的序列和定时
，
预测时钟激活的
PDN
噪声是非常重要的
。
对
于较高时钟频率
（
2GHz
、
5GHz
、
10GHz
等
）
，
在
PDN
时间常数中有很多时钟周期
，
每个
单独时钟周期的破坏性较小
。
正常重复
，
具有满足目标阻抗的阻抗峰值的
PDN,
或至少特性阻抗满足目标阻抗的
PDN,
对于时钟门控和时钟吞咽事件
，
是有裕度或合理鲁棒性的
。
提示
若没有鲁棒性的
PDN,
时钟控制变得非常有价值
，
它会引起重大的快速瞬时电
流事件
。
开关电容器负载非常适合仿真时钟控制
，
因为它消耗的电流根据
PDN
电压而改变
。
对于这些事件
，
它常常有随时间变化的曲线
。
9.20
高级主题
：
电源选通
作为开关电容器负载的特殊情况
，
我们分析电源门控的作用
。
为了节省功率
，
整个电
源常常会下降到零电压
，
这依靠电源开关或者电源选通
。
提示
我们使用时钟门控降低动态功率到零和为消除泄漏电流的电源门控
。
在应用电
池的场合
，
这是很重要的
，
这里的产品可能花费较多的时间在极端低功率模式,
然后在整个寿命期间期望产品有高性能
。
对于电源门控问题
，
存在不受电源门控总是导通的电路和有时导通有时断开的电路
C
电容是与这两种电路相联系的
。
一般情况下
，
总是导通的电路需要在全速没有中断时连续
执行
。
电源门控的问题是有时通的电路不要打扰总是通的电路
。
当电源门控突然闭合时
，
常开边的电流非常快速地冲向有时开的一边
，
它常被称为涌
入电流
。
一定量的电荷存储在常开边的电容中
，
这是芯片上电源门工作期间的所有能量
。
如果低电阻电源门开关突然闭合
，
则电荷在常开边节点和有时打开节点之间进行分
配
。
这可能发生在不到
1ns
的时间内
，
以至于没有足够的时间将电荷从外部的
PDN
带入芯
片中
。
封装电感是高阻抗
，
它可短时间内阻隔从外部进入的电流
。
芯片电容和常开边中的电
荷
，
立即分配到有时开的芯片电容中
。
如果常开边的电容和有时打开的电容是相等的
（
即
C
up
=
C
dowm
）
,
可用简单的电荷分配方程揭示它们的关系
，
当开关闭合
，
芯片电压降低一半
。
开关闭合前后的电荷量
：
开关闭合后的最终电压是
：
Vdd+
=
L
up
I
Ldown
式中
，
Cup
是常开边电容
；
Cdown
是有时开的电容
；
Vdd-
是常开边电容在打开前的电压;
Vdd+
是常开边电容在打开后的电压
。
Q
=
Cup
X
Vdd
Cup
X
Vdd-
_
Vdd
lown
Cup
C
ud
+
Cdown
Vdd-
2
(9-50)
(9-51)
358
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
这里假设特殊情况
Gp
=Cdowm
。
电源门控常开电路的
PDN
电压立即被切去一半
。
这看起来对电路定时有灾难性的影
响
，
可引起功能失败
。
使用图
9
-
43
所示的类似于时钟门控的电路图
，
仿真它对
PDN
电源的影响
。
这个基本
PDN
拓扑结构是与用在开关电容器负载中相同的
。
我们使用相同的常数
，
所以
PDN
阻抗
峰值和谐振频率都是相同的
。
不同的是负载电容仅对地
（
不对
Vdd
）
有实质性的增加
。
常开
边电容为
25nF,
有时开的电容为
25nF
。
播
TRANSIENT
I
Tran
Trani
Stop
time=49.5
ns
Max
time
step=10.0
ps
圃
VAR
VARPDNjparms
VddM
c_odc=50
nF
L_pdn=50.7
pH
R_pdn=5.1
mO
r_odcl=3
mQ
r_odc2=2
m
Q
current_tran=l
.55A
fclk=l
GHz
匿
VAR
VARfbrswitchcapload
1
q_cycle=current_tran/fc
Ik
c_load=c_odc/2
switch_halfj
)
eriod=
1/fclk
tau=switch_halfjjeriod/4
R_switch=.001
图
9-43
用于仿真电源门控影响的电路图
。
现在的负载电容是有时开的片上电容
，
它突然
被打开进入芯片电源的其余部分
图
9-44
所示为几种开关电阻值的仿真结果
。
当开关电阻为
1m
。
时
，
常开电源门控的
PDN
电压下垂到大约
0.5V,
这是标称
PDN
电压的一半
。
PDM
振铃出与谐振峰有关且类
似的脉冲响应
。
这个仿真有开关电阻值
，
范围从
0.001~10,
以对数形式递增
。
最佳的电阻值依赖于常开电容和有时开的电源门控开关
。
使用较大的电阻
，
压降小,