PDN设计之电源完整性 (史密斯).pdf - 第289页
第 8 章 PDN 生 态学 273 PDN 设计 中一个 重要的 工 程问题 是 ： 为减 小峰 值 高 度 ， 在 印制 板 面能 做什么 ？ 总是有 片 上去 耦电 容 和 封 装 引 线电 感存在 ， 但 这 些 常常是 印制 板 设计者 控 制不了 的 。 封 装芯片设 置 了 Bandini 山峰 值 阻 抗 能 够 做到 如 何低 的 最 终限 制 。 每平方 英 寸 都覆盖 了 “ 完 美 ” 的 具 有 非 常 低 安…
272
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示
如果
PDN
仅由腔体
、
VRM
和大容量电容器组成
，
没有额外的
MLCC
电容器,
则从芯片看向
Bandini
山时
，
对任何合理的产品绝对是灾难
。
不额外加入去耦电容器
，
1
〜
10
。
的峰值高度已足够低
，
这可允许系统工作在某些测试
条件下
。
如果由测试码产生的瞬时电流频率分量远离
Bandini山
，
或微码产生非常小的电
流幅度
，
则瞬时电流通过
PDN
阻抗产生的电压噪声不会有任何可观察到的失效
。
对于测
试
，
这个产品可以
“
工作
”
。
这就是产品在印制板上去除
MLCC
去耦电容器后仍旧可以工作的原因
。
特定测试条件
下的
“
工作
”
是不需要测量产品在所有使用条件下的鲁棒性的
。
考虑已封装的芯片
，
减小印制板调试阶段峰值阻抗的仅有方法是减小大容量电容器的
安装电感
，
或者增加它的
ESR
。
较大的大容量电容对
Bandini
山没有影响
，
因为这个电容
与它无关
，
大容量电容器的电感才与它有关
。
我们一般完成是靠减小大容量电容器两端用于短路的电感
，
或者增加印制板面的串联
电感来这两个目标的
。
可在印制板上加入
MLCC
电容器
，
这是它们的主要目的
。
提示
在没有加入
MLCC
电容器的例子中
，
PDN
的峰值阻抗是
10
。
。
工程上使这个峰
低于
0
・
15
。
应该是可能的
。
结果是增加了鲁棒性
。
这个挑战是如何做到的
。
当
Bandini
山的固有
q
因子较低时
，
在芯片上已经有了相当大的阻尼
，
加入印制板面
上的电容器的阻尼电阻一般没有影响
。
当
Bandini
山的固有
q
因子较高时
，
片上相互连接的阻尼很小
，
印制板的阻尼才非常
有效
。
选择电容器的数量和容量来降低
Bandini
山
，
就代表了这两种策略
。
提示
这就是面向加入的
MLCC
电容器
，
进一步看小
PDN
阻抗的原因
。
附加
MLCC
去耦
电容器的主要作用是为了降低大的
Bandini
山峰值
，
这是通过附加短路
VRM
和大
容量电容器的小电感来实现的
。
在某些情况下
，
MLCC
电容器提供额外的串联阻
尼电阻
。
电容器的容量也必须选择
，
以使其他并联谐振峰低到可接受的程度
。
加入
MLCC
电容器的
PDN
生态学包括
VRM
、
大容量电容器封装和片上电容
。
在这个
系统中我们安置了
MLCC
去耦电容器
。
问题是
：
“
使用什么样的策略来选择
MLCC
电容器
的容量
，
使整个阻抗曲线低于目标阻抗的数量应是多少
？
”
8.
14
峰值阻抗的基本限制
印制板上加入
MLCC
电容器的目标是使阻抗峰值减小到可接受的水平
，
这是从芯片焊
盘看出去的阻抗
。
可接受的峰值高度依赖于可接受的风险
。
在最具鲁棒性的系统中所有的
峰都低于目标阻抗
，
但是价格较高
。
在鲁棒性和低价格之间合理的平衡是保持
Bandini
山
的峰值大约在三倍目标阻抗之内
，
所有其他的峰低于目标阻抗
。
第
8
章
PDN
生态学
273
PDN
设计中一个重要的工程问题是
：
为减小峰值高度
，
在印制板面能做什么
？
总是有
片上去耦电容和封装引线电感存在
，
但这些常常是印制板设计者控制不了的
。
封装芯片设
置了
Bandini
山峰值阻抗能够做到如何低的最终限制
。
每平方英寸都覆盖了
“
完美
”
的具有非常低安装电感的去耦电容器
，
这看起来似乎是最
好的情况
，
腔体阻抗接近
0
。
对于
PDN
来说
，
这是真正是最好的解吗
？
惊讶吗
？
回答是不
。
如果印制板是理想短路
，
则腔体的等效电感会是
OnH,
但它是与
封装引线电感串联的
，
从芯片焊盘看到的仍旧是
Bandini
山
。
在这个特定的例子中
，
q
因子为
14,
这是相当高的
。
我们能由印制板面的元件提供的
阻尼来减小峰值阻抗
。
提示
让印制板具有最低可能的阻抗不是降低
PDN
阻抗曲线上所有峰的最好的目标
。
如果理想短路的情况下不能降低
Bandini
山
，
则如何在印制板上改善超过理想短路的
阻抗曲线呢
？
在任何高
q
因子的并联谐振电路中
，
得到较低峰值的原理就是答案
。
如果
q
因子大于
3,
且不能减小峰值引线电感
，
则减小峰值高度的最有效方法是在印制板面上串
联电阻元件来附加更多的阻尼
。
印制板的最佳阻抗曲线不是理想短路
，
但是看上去的电特性却如同电阻器
。
这意味着
从封装焊盘看向腔体
，
在
Bandini
山频率范围(大约是
1
〜
200MHz)
内
，
应该有平坦的阻抗
曲线
。
这实际上是对目标阻抗在
100m
。
范围内的
PDN
有效
，
但是对目标阻抗低于
10m
。
范围的阻抗无效
。
10m
。
和更低范围的
PDN,
需要封装电容器来扩展平坦阻抗到更高的频
率以解决
Bandini
山的阻尼
。
提示
一种有效降低
Bandini
山峰值阻抗的方法(尤其是高
q
因子的系统)
，
是让印制板
在
1
〜
200MHz
的
Bandini
山峰值阻抗频率范围内
，
看上去像一个电阻器
。
当封装芯片占附在印制板上时
，
Bandini
山的峰值阻抗可近似为
：
Zpeak
=
q
因子
XZo
=
-
±2
X(Z
o
)
2
=
p
-
X
(8-71)
Rbrd
+
ESR
Kbrd
+
ESR
C
qdc
这是违反直觉的
，
串联电阻越高
，
峰值阻抗越低
。
这是因为串联电阻是一个阻尼电
阻
，
串联电阻越高
，
阻尼越大
。
只要
Q
因子大于等于
2
就保持这个关系
。
当
q
因子等于
1
时
，
误差大约为
40%
。
当串联电阻大于目标阻抗时
，
在频率低于峰值阻抗频率时
，
PDN
阻抗高于目标阻抗
。
比目标阻抗有较高的串联电阻是达不到预期目的的
。
为印制板选择的最佳电阻是等于目标阻抗
。
较低的值意味着没有那么大的阻尼
，
结果
是产生较高的峰值阻抗
。
比目标阻抗有较高的值意味着
PDN
阻抗高于目标阻抗
。
提示
阻尼
Bandini
山的最佳印制板面的电阻是等于目标阻抗
。
274
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
当印制板面的电阻等于目标阻抗时
，
峰值阻抗大约为:
Zpeak
=
~*
(
Zo*
=
-―^
(Z
。
*
Kbrd
/
target
当印制板面的阻抗等于目标阻抗时
，
峰值阻抗低于目标阻抗的条件是:
Ztarget
>
Zpeak
=
y
(Z
。
/
/target
或者
(8-72)
(8-73)
Ztarget
)*
Z
。
(8-74)
这是一个很重要的观点
。
如果
Bandini
山的特性阻抗大于目标阻抗
，
则使峰值阻抗低
于目标阻抗是不可能的
。
实现较低峰值阻抗的唯一方法是减小封装引线电感或者增加片上
电容
。
这就是为什么较低的引线电感和较大的片上去耦电容是如此重要的设计目标
。
提示在
Bandini
山频率的峰值阻抗
，
在绝对最好的情况
，
永不能低于峰值引线电感和
片上去耦电容的特性阻抗
。
处理它低于大约二倍特性阻抗都是困难的
。
例如
，
对于式
(8-71)
的情况
，
它具有
0.25nH
的封装引线电感和
50nF
的片上去耦电
容
，
Bandini
山的特性阻抗是
：
Zo
=
./S
=
/
臂心
=
7im°
(8-
75)
7
Cdi
e
V
50nF
原理上
，
没有一个值可以在很宽的频带内降低
PDN
阻抗到低于
71m
。
。
为实现目标阻
抗
，
即接近
71m
。
，
需要印制板面的电阻达到
71m
。
这个量级
。
Rbrd=
7
】
X
(Zo
)
2
—
ESR
on
=die
=
^4
一
X
(Z
0
)
2
—
ESR
on
-die
“
peak
/target
(8
-
76)
=
X
(71mO)2
—
0.
005
。
=
66m
。
71
mH
较低的印制板面电阻会有较小的阻尼和较高的封装阻抗
。
较高的印制板面电阻在较低
的频率处会有较高的阻抗
。
注意
：
在这个环境内
，
目标阻抗是远大于趋肤效应电阻的
。
当目标阻抗接近
1m
。
时,
为了阻尼和传导目的
，
频率依赖性的印制板损耗变得很重要
。
图
8-30
为
PDN
阻抗仿真示例
。
仿真阻抗是从片上电容和封装引线电感的芯片焊盘上
看过去的
，
有
4
种不同的印制板面电阻
，
即
20m
。
、
50m
。
、
71m
。
和
100m
。
。
当印制板面的阻抗等于
Bandini
山的特性阻抗时
，
仿真模型指出这个仿真阻抗为
100m
。
。
这是在式
(8-71)
中描述的近似性质
。
这个分析指出了
3
个重要的观点
：
1
.
片上电容和封装引线电感的特性阻抗对低的峰值阻抗设置了基本限制
。
这是需知道
的重要参数
。
如果这个特性阻抗高于目标阻抗的一半
，
则满足
Bandini
山并联谐振频率的
目标阻抗几乎是不可能的
。