PDN设计之电源完整性 (史密斯).pdf - 第84页
68 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 ( C ) 定 幅 尾 骷 挑 £ 耳 闻 o o o o O 0 8 6 4 2 ( C ) 比 国 栋 用 0.008 - 0.006 - 0.004 0.002 - 0.010 1 1E9 3E9 1E6 1E7 1E8 1E9 3E9 频率 ( Hz ) ( ) 驾 睡 蛔 E6 7 E 1 1 -2 E 1 1 1E6 1E7 1E8 …
第
3
章低阻抗测量
67
用两种方法将阻抗提取到芯片焊点上
。
首先
，
我们在一个简单的
RLC
电路模型上进行
仿真
。
KLC
参数被优化以适应测量的
S21
数据
。
选择电器值来匹配低频阻抗
。
调整电阻值
以与最低阻抗周围的性能匹配
，
并调整电感值以匹配高频阻抗
。
图
3-40
将测量阻抗与
RLC
模型中的模拟阻抗进行了比较
，
这里使用了最佳拟合值
。
IE1
(
O
)
R=Q07
。
L=0.002nH
C=81.5nF
HZ
率
频
工
图
3-40
基于右边的简单
RLC
电路
，
比较了仅有片上电源轨道的测量阻抗和模拟阻抗
值得注意的是
，
如此简单的模型与片上的
PDN
测量阻抗曲线匹配得很好
。
通过仿真模型,
对该芯片和电源轨进行了
81.
5nF
的电容提取
。
电感的极低值只有
2pH,
这与从接地输电网向片
上电容的极低的扩散电感有关
。
这是在片上和小尺寸间
Rd
和网格的一个显著优点
。
另一种提取阻抗曲线的方法是
，
假设有一个
RLC
串联拓扑结构
，
并利用阻抗的虚部计
算
C
和
L
值
。
阻抗的实部为
R,
在每一个测量的频率点上
，
它对
PDN
阻抗给出了一个感
性和阻性的估计
。
图
3-41
显示了用
H
、
L
、
C
提取值从
S21
测量中获得的转换阻抗
。
提示
假设
RLC
电路拓扑结构
，
我们可以用两种方法来获得测量阻抗曲线
。
第一种方
法涉及电路仿真和带有优化参数值的曲线拟合
；
第二种方法是将
R
作为阻抗的
实部
，
C
和
L
作为虚部
，
并在每个频率点进行计算
。
C
的最佳值是在模拟和曲线拟合时低频状态下所期望的
81nF
0
C
在
40MHz
以上开始
变化
。
这是因为阻抗不再是由电容决定的
，
而是由电感决定的
。
电感值在
1MHz
以上时达到
2pH
。
这接近本测量的基底噪声
。
电感的频率变化是由于
阻抗的虚部是大于
L
引起的
。
电阻显示出对一些频率的依赖性
。
在低频时
，
这可能是由于二氧化硅绝缘材料的介质
损耗或泄漏电流造成的
。
在高频时
，
电阻的轻微下降可能是夹具影响的
。
68
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
(
C
)
定 幅 尾
骷
挑
£
耳 闻
o
o
o
o
O
0
8
6
4
2
(
C
)
比 国 栋
用
0.008
-
0.006
-
0.004
0.002
-
0.010
1
1E9
3E9
1E6
1E7
1E8
1E9
3E9
频率
(
Hz
)
(
)
驾睡蛔
E6
7
E1
1
-2
E1
1
1E6
1E7
1E8
频率
(
Hz
)
.
0.000
1E9
3E9
8
E
-
图
3-41
在每个频率点计算出的提取阻抗的
R
、
L
和
C
值以及阻抗的实部和虚部
在这两种方法中获得的
70mV
的电阻值都是由
Vdd
和匕
s
在芯片网格上的传播电阻以及片
上电容的分流电阻进行组合得到的
。
图
3-42
展示了片上分布式电容和电阻固有的
3D
特性
⑸
。
36
芯片帽
图
3-42
分布式片上电容
、
并联电阻以及电源和地轨的扩散阻力的说明
。
该网络
在不同的焊点位置被探测
在这个例子中
，
大约在
100MHz
的情况下
，
阻抗呈现电阻性
。
造成这种特性的电阻元
件在近似电路网络中被识别出
。
在高频时
，
与对应的并联电阻相比
，
分布式电容具有低阻
抗
，
而相互碰撞的电路网络几乎是纯电阻性的
。
第
3
章低阻抗测量
69
当在两对焊点之间进行测量时
，
可以直接根据插入损耗的
S21
来解释传输阻抗
。
端口
2
的电压与端口
1
的
50
。
源阻抗的电阻分压网络
、
电路网络的等效串联和并联电阻
，
以及端
口
2
的
50
。
阻抗有关
。
对于特定的探测焊点
，
电压分压网络导致从端口
1
到端口
2
的
VNA
信号衰减到-
50dB
。
如果端口
2
从端口
1
移动到更远的地方
，
那么在电源和接地网之间就会有更多的电导
和串联电阻
，
这都会在
2
号端口中产生较低的电压和更大的衰减
。
传输阻抗的下降表现为
较低的电阻
。
将转换阻抗和提取的等效电阻解释为对芯片网格的串联阻尼电阻是不正确
的
。
它是并联和串联电阻组成的复合值
。
其值的本质是一个三维的平面效应
。
这是一个普遍问题
，
通常发生在分布式结构双端口
PDN
测量中
。
我们必须使用两个端口和
插入损耗
S21
来解释阻抗
，
因为一个端口和
Sn
在高频的低阻抗测量中不能很好地工作
。
但是双
端口测量实际上是插入损耗的测量并给出一个马
】
值
（
这是一个传输阻抗
）
。
在双端口测量中总
会存在一定数量的衰减
。
这有时被称为空间衰减
，
不应被解释为低阻抗
。
在对分布式平面结
构的所有
PDN
双端口测量的解释中
以
61,
应考虑插入损失
，
它也称为互阻抗和空间衰减
。
提示
对分布式结构传输阻抗的测量进行解释是很困难的
，
特别是当涉及串联和并联
限抗时
。
在没有使用三维分布模型将测量的传输阻抗与模拟传输阻抗进行匹配
的情况下
，
只可能进行粗略的解释
。
从
PDN
谐振的角度来看
，
这种等效的片上分布式电阻是很好的
，
因为它有助于在并
联谐振中抑制峰值阻抗
。
然而
，
对于
PDN
谐振
，
由于封装金属层有更低的电阻所以这种
电阻被缩小了
。
封装金属层通过在其表面分布的许多凸起连接到芯片上
，
并提供另一层互
连层
，
以结合分布式的片上电容
。
现在我们从
“
片上碰撞
”
移到
“
封装焊球
”
。
当通过封装检测到芯片时
，
必须根据组合结
构对阻抗进行解释
。
图
3-43
展示了通过封装探测芯片的两种方法
。
研究相同的封装焊球
研究不同的封装焊球
图
3-43
通过单个的球对或两个球对从封装焊球中探测芯片
PDN
的两种方法
。
在这两种情况
下
，
芯片
PDN
都有封装
PDN
阻抗作为它的一部分
当端口
1
和端口
2
的探针在封装上接触相同的球对
，
并观察到芯片时
，
封装焊球和初始
的封装孔电感被包含在
DUT
中
，
并且是串联阻抗的一部分
。
当两对
VNA
的探针接触到两个
不同的封装焊球时
，
一些封装
PDN
是通向芯片的阻抗路径的一部分
，
也被认为是夹具的未校
准部分
。
DUT
从封装动力平面开始
，
在那里
，
端口
1
和
2
第一次相遇
。
单球对的电感和电阻